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一文详解时序的基本概念

建立和维持光阴

建立光阴(Tsu)是指在时钟上升沿到来之前数据必须维持稳定的光阴,维持光阴(Th)是指在时钟上升沿到来今后数据必须维持稳定的光阴。一个数据必要在时钟的上升沿被存,那么这个数据就必须在这个时钟上升沿的建立光阴和维持光阴内维持稳定。建立光阴与维持光阴的示意图如图3-1所示。

FPGA设计的同一个模块中经常同时包孕组合逻辑与时序逻辑,为了包管在这些逻辑的接口处数据能获得稳定的处置惩罚,对建立光阴与维持光阴建立起清晰的观点异常紧张。

同步系统中时序阐发

图3-2为采纳一个时钟的同步设计中一个基础的模型。图中Tco是触发器数据输出的延时,Tdelay是组合逻辑的延时,Tsetup是触发器的建立光阴,Tpd为时钟的延时。假如第一个触发器D1建立光阴最大年夜为T1max,最小为T1min,组合逻辑的延时最大年夜为T2max,最小为T2min,问第二个触发器D2的建立光阴T3与维持光阴T4应该满意什么前提,或者是在知道了T3与T4的环境下能允许的最大年夜时钟周期是若干?

这个问题是在设计中必须斟酌的问题,只有弄清了这个问题才能包管所设计的组合逻辑的延时是否满意了要求。

下面经由过程期序图来阐发。设第一个触发器的输入为D1,输出为Q1,第二个触发器的输入为D2,输出为Q2。

时钟统一在上升沿进行采样,为了便于阐发我们假设时钟的延时Tpd为零,着实这种环境在FPGA设计中是经常呈现的,因为在FPGA设计中一样平常采纳统一的系统时钟,也便是使用从全局时钟引脚输入的时钟,这样内部时钟的延时完全可以轻忽不计。这种环境下不必斟酌维持光阴,由于每个数据都是维持一个时钟节拍同时又有线路的延时,也便是都满意CLOCK的延迟远小于数据的延迟的环境,以是维持光阴都能满意要求,重点是要关心建立光阴,此时假如D2的建立光阴满意要求那么时序图应该如图3-3所示。

从图中可以看出,假如T-Tco-Tdelay>T3,即:Tdelay<T-Tco-T3,那么就满意了建立光阴的要求,此中T为时钟的周期,这种环境下第二个触发器就能在第二个时钟的上升沿稳定地采到D2。

假如组合逻辑的延时过大年夜使得T-Tco-Tdelay不满意要求建立光阴的要求,则第二个触发器在第二个时钟的上升沿采到的数据将是一个不定态,如图3-4所示,那么电路将不能正常地事情。

从而可以推出T-Tco-T2max>=T3,这也便是要求的D2的建立光阴。

从上面的时序图中也可以看出,D2的建立光阴与维持光阴与D1的建立与维持光阴是没有关系的,而只和D2前面的组合逻辑和D1的数据传输延时有关。

经由过程前面的阐发,我们知道T》Tco+Tdelay+Tsu,假设Tco为2ns,Tdelay为3ns,Tsu为2ns,则T》2+3+2=7ns,频率f=1/T《143MHz。

由此可知,要想前进系统事情频率,减小组合电路的延迟是主要的道路。减小组合电路的延时的措施一样平常有以下两种:

1、经由过程改变走线的要领来减小延时

经由过程给综合器加适当的约束(约束要适量,一样平常以5%的裕量为相宜,比如电路事情在100MHz,则约束加到105MHz就可以了,过大年夜的约束效果反而不好,且极大年夜地增添了综合光阴),可以将相关的逻辑在布线时只管即便布得接近一点,从而削减走线的时延。

2、经由过程拆分组合逻辑的措施来减小延时

因为一样平常同步电路都不止一级锁存,而要使电路稳定事情,时钟周期必须满意最大年夜延时要求、缩短最长延时路径,才可前进电路的事情频率。我们可以将组合逻辑分化为较小的几块,中心插入触发器,这样可以前进电路的事情频率。

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